Verilog 实现的32位 浮点乘法器

实现了32位浮点乘法器。。。。。为了提高性能，整段代码都尽量采用连续赋值语句assign。该段代码已经经过严格测试，目前来看还是非常可靠的。使用说明：在rst为1的情况下，每次load 来一个高脉冲，后10个时钟周期就开始计算，10个周期后出结果。时序参照下图，我用的是modelsim，乘数都是0.5。　　Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合..