频道

  • 扫一扫安装书房APP

  • 扫一扫关注微信号

Verilog HDL源代码

157阅读 2页奇奇上传 举报/认领 展开

本文档由 奇奇 分享于2013-12-19 13:02

这是关于基本组合逻辑功能中7段译码器的功能实现源代码。注意：程序运行在不同软件平台可能要作一些修改，请注意阅读程序中的注释。
文档格式：
.doc
文档大小：
25.0K
文档页数：
2页
顶 /踩数：
0 /  0
收藏人数：
0
评论次数：
0
文档热度：
文档分类：
IT计算机  —  Delphi/Perl
添加到豆单
文档标签：
代码
系统标签：
源代码 verilog hdl data 译码器 读程序
下载文档
收藏
打印

君，已阅读到文档的结尾了呢~~

立即下载 加入会员，超低价下载
下载文档 加入会员 超低价下载
菜单
全屏
上一页 /3下一页

扫扫二维码，随身浏览文档

手机或平板扫扫即可继续访问

推荐豆丁书房APP  

获取二维码

分享文档

将文档分享至：
分享完整地址
文档地址： 复制
粘贴到BBS或博客
flash地址： 复制

支持嵌入FLASH地址的网站使用

html代码： 复制

默认尺寸450px*300px480px*400px650px*490px

支持嵌入HTML代码的网站使用

分
享
最
近
收
藏82
分享到