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毕业论文基于Verilog HDL的FPGA程序智能洗衣机打印版.docx

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HDL程序设计.doc

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[信息与通信]verilog HDL基础程序.doc

[信息与通信]verilog HDL基础程序

涉及到需要时间的并且在不同的时间执行程序时就要用到分频计数器至于需要 分频多少看需要执行多少次，也就是需要用到的时间有多少次。 分频多少看需要执行多少次，也就是需要用到的时间有多少次。
3-8 译码器 //学习 3 8 译码器的原理， //拨码开关的 1 2 3 作为输入 //本实验采用拨码开关来作为输入，led 作为状态显示 //当然如果你的学习板没有拨码开关，可以用 key1 key2 key3 作为数据输入。 module decoder_38(out,key_in); output[7:0] out; //3 8 译码器输出有 8 钟状态，所以要 8 个 led 灯。 input[2:0] key_in; //(1 2 3)key1 key2 key3 作为数据输入 reg[7:0] out; always @(key_in) begin case(key_in) 3´d0: out=8´b11111110; //led 作为状态显示,低电平有效 3´d1: out=8´b11111101; 3´d2: out=8´b11111011; 3´d3: out=8´b11110111; 3´d4: out=8´b11101111; 3´d5: out=8´b11011111; 3´d6: out=8´b10111111; 3´d7: out=8´b01111111; endcase end endmodule 1 位数码管动态显示 //一位数码管试验 //利用分频计数器得到数码管，效果 module smg_led (clk_50m,rst,led_bit,dataout); input clk_50m,rst; //系统时钟 50m 输入 从 12 脚输入。 output [7:0] dataout; 

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第六章 Verilog HDL高级程序设计举例.ppt

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