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32位高速浮点乘法器设计技术研究.pdf
- 本文档是32位高速浮点乘法器设计技术研究,内容有绪论,乘法器的数据格式,乘法器基本理论与算法高速乘法器的VLSI结构与设计,乘法器的验证,乘法器的应用,总结和展望。
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Verilog 实现的32位 浮点乘法器.doc
- 实现了32位浮点乘法器。。。。。
为了提高性能,整段代码都尽量采用连续赋值语句assign。
该段代码已经经过严格测试,目前来看还是非常可靠的。
使用说明:
在rst为1的情况下,每次load 来一个高脉冲,后10个时钟周期就开始计算,10个周期后出结果。时序参照下图,我用的是modelsim,乘数都是0.5。
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
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32位浮点加法器的优化设计.pdf
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浮点32位alu研究及ip设计.pdf
- 嵌入式项目 FPGA 单片机 期刊论文 学位论文 毕业设计浮点32位alu研究及ip设计
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上海大学 Verilog 设计 32位浮点加法器设计.docx
- 上海大学 Verilog 设计 32位浮点加法器设计
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浮点32位并行乘法器设计与研究.pdf
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把16位整数转换成32位浮点格式c程序.doc
- //把16位带符号整数转换成ieee754 格式数据 //V2 //author net_yx //2010-12-11 #include<stdio.h> main() FILE*fp; unsig
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基于RISC指令系统的32位浮点加减法运算器设计.doc
- RISC32 浮点运算部件一直是限制微处理器性能的一个关键因素。在分析了浮点运算器的结构和算法,提出了一种支持IEEE-754 标准的浮点加减法运算器的实现方案,并详细介绍了该运算器的结构和算法。方案
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双精度64位浮点乘法运算单元设计与实现论文.pdf
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1GHz 64位高性能浮点加法器的设计及优化.pdf
- 1GHz 64位高性能浮点加法器的设计及优化,加法器,超前进位加法器,串行加法器,并行加法器,vhdl 加法器,加法器电路,verilog 加法器,8位加法器,四位加法器
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向豆丁求助:有没有三位浮点?