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v随着集成电路工艺水平的发展，计算机和通信设备对芯片运算能力的需求迅速
膨胀，在现有的材料基础、工艺水平和制造能力等条件下，传统总线已经无法满
足模块间的高传输频率，因此低频率、多核芯片结构逐渐取代高频率、单核芯片
结构已成为必然的趋势。
本文以整体电路的实现为目的，采用ARM9200代替内核，ALl´ERA的FPGA来
实现路由与总线，搭建了一个四内核验证平台，用以进行多内核处理器的研究。
由于数据传输时对电路有着不同的要求，因此本文以四内核为平台，在硬件上实
现了两种多内核的结构，分别为四内核共享存储结构和四内核全互联结构，并最
终将这两种结构统一起来。
在四内核共享存储结构中，将ARM所控制的SDRAM作为一级Cache，将片外
SRAM作为二级Cache，并对于内存的进行动态管理。与传统方式相比较，采用多
级缓存的方式可以明显的提高内存使用率。当内核之间需要进行直接通信时，可
以采用片上网络(NoC)来代替传统的总线架构。本文借鉴了交换机中的节点匹配算
法，并将其应用在NoC结构之中，用全互联结构下的iSLIP匹配算法来代替传统的
Mesh或Tours结构下的X．Y路由算法。由于片上网络对于资源和速度的要求很高，
因此需要确定其缓存大小和数据延迟率。本文以排队模型为理论基础，用Matlab
和OPNET进行仿真，比较了16内核下的Tours结构与全互联结构中缓存的大小。可
以看出，全互联结构会占用更多的面积，但是大大降低了平均数据延迟，提升了
数据传输速度。最后，采用了JPEG图像压缩作为验证方案，验证整个四内核平台
的性能。验证结果表明， 单核下处理256×256大小的彩色图片需要0．179s，在四
内核下处理相同图片需要0．065s，加速比为2．753。
关键词：MPSoC NoC iSLIP缓存分析
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